1. 一般規則
1.1 デジタル、アナログ、および DAA 信号配線領域は PCB 上で事前に分割されています。
1.2 デジタルコンポーネントとアナログコンポーネントおよび対応する配線は、可能な限り分離し、それぞれの配線エリアに配置する必要があります。
1.3 高速デジタル信号の配線はできるだけ短くする必要があります。
1.4 敏感なアナログ信号のトレースはできるだけ短くしてください。
1.5 電源とアースの合理的な配分。
1.6 DGND、AGND、フィールドが分離されています。
1.7 電源および重要な信号トレースには幅広のワイヤを使用します。
1.8 デジタル回路はパラレル バス/シリアル DTE インターフェイスの近くに配置され、DAA 回路は電話回線インターフェイスの近くに配置されます。
2. コンポーネントの配置
2.1 システム回路図では次のようになります。
a) デジタル、アナログ、DAA 回路とその関連回路を分割します。
b) 各回路内のデジタル、アナログ、デジタル/アナログ混合コンポーネントを分割します。
c) 各 IC チップの電源ピンと信号ピンの位置に注意してください。
2.2 PCB 上のデジタル、アナログ、DAA 回路の配線領域をあらかじめ分割し (一般的な比率 2/1/1)、デジタルおよびアナログ部品とそれに対応する配線を可能な限り離し、それぞれの配線に限定します。配線エリア。
注: DAA 回路が大きな割合を占める場合、その配線領域を通過する制御/ステータス信号トレースが増加します。これは、コンポーネントの間隔、高電圧抑制、電流制限などの地域の規制に従って調整できます。
2.3 予備的な分割が完了したら、コネクタとジャックからコンポーネントの配置を開始します。
a) プラグインの位置はコネクタとジャックの周囲に確保されています。
b) コンポーネントの周囲に電源およびアース配線用のスペースを残します。
c) ソケットの周囲の対応するプラグインの位置を確保します。
2.4 最初のハイブリッド コンポーネント (モデム デバイス、A/D、D/A 変換チップなど):
a) コンポーネントの配置方向を決定し、デジタル信号ピンとアナログ信号ピンがそれぞれの配線領域に向くようにします。
b) デジタル信号配線領域とアナログ信号配線領域の接続点にコンポーネントを配置します。
2.5 すべてのアナログ デバイスを配置します。
a) DAA 回路を含むアナログ回路コンポーネントを配置します。
b) アナログ デバイスは互いに近接して配置され、TXA1、TXA2、RIN、VC、および VREF 信号トレースを含む PCB の側面に配置されます。
c) TXA1、TXA2、RIN、VC、および VREF 信号トレースの周囲に高ノイズ コンポーネントを配置しないようにします。
d) シリアル DTE モジュールの場合、DTE EIA/TIA-232-E
シリーズ インターフェイス信号のレシーバー/ドライバーは、コネクタにできるだけ近く、高周波クロック信号のルーティングから離して、各ラインにチョーク コイルやコンデンサなどのノイズ抑制デバイスの追加を削減/回避する必要があります。
2.6 デジタル コンポーネントとデカップリング コンデンサを配置します。
a) デジタルコンポーネントは配線の長さを短縮するために一緒に配置されます。
b) EMI を低減するために、IC の電源とグランドの間に 0.1uF のデカップリング コンデンサを配置し、接続線をできるだけ短くしてください。
c) パラレル バス モジュールの場合、コンポーネントは互いに近接しています。
コネクタは、ISA バス ラインの長さが 2.5 インチに制限されているなど、アプリケーション バス インターフェイス規格に準拠するために端に配置されています。
d) シリアル DTE モジュールの場合、インターフェイス回路はコネクタの近くにあります。
e) 水晶発振器回路は、その駆動デバイスにできるだけ近づける必要があります。
2.7 各エリアのアース線は通常、1 つ以上の点で 0 オームの抵抗器またはビーズで接続されています。
3. 信号のルーティング
3.1 モデムの信号配線では、ノイズの影響を受けやすい信号線と干渉を受けやすい信号線をできるだけ離す必要があります。やむを得ない場合は中性信号線で絶縁してください。
3.2 デジタル信号配線は、可能な限りデジタル信号配線領域内に配置する必要があります。
アナログ信号配線は、可能な限りアナログ信号配線領域内に配置してください。
(配線領域からトレースが配線されないように、分離トレースを事前に制限して配置することができます)
クロスカップリングを減らすために、デジタル信号トレースとアナログ信号トレースは垂直になっています。
3.3 絶縁トレース (通常は接地) を使用して、アナログ信号トレースをアナログ信号配線領域に限定します。
a) アナログ領域の分離されたグランド トレースは、アナログ信号配線領域の周りの PCB ボードの両側に、50 ～ 100 ミルの線幅で配置されます。
b) デジタル領域の絶縁グランド トレースは、PCB 基板の両側のデジタル信号配線領域の周囲に 50 ～ 100 ミルの線幅で配線され、PCB 基板の片面の幅は 200 ミルである必要があります。
3.4 パラレル バス インターフェイス信号線幅 > 10mil (通常は 12 ～ 15mil)、/HCS、/HRD、/HWT、/RESET など。
3.5 MICM、MICV、SPKV、VC、VREF、TXA1、TXA2、RXA、TELIN、TELOUT などのアナログ信号トレースの線幅は >10mil (通常は 12 ～ 15mil) です。
3.6 他のすべての信号トレースはできるだけ幅が広く、線幅は >5mil (一般に 10mil) である必要があり、コンポーネント間のトレースはできるだけ短くする必要があります (デバイスを配置するときは事前に考慮する必要があります)。
3.7 対応する IC へのバイパス コンデンサの線幅は 25mil 以上である必要があり、ビアの使用はできる限り避けるべきです。3.8 異なる領域を通過する信号線 (通常の低速制御/ステータス信号など) は、 1 点 (推奨) または 2 点で絶縁されたアース線を通過させます。トレースが片側のみにある場合は、絶縁されたグランド トレースを PCB の反対側に移動して信号トレースをスキップし、信号トレースを連続的に保つことができます。
3.9 高周波信号のルーティングには 90 度のコーナーの使用を避け、滑らかな円弧または 45 度のコーナーを使用します。
3.10 高周波信号のルーティングでは、ビア接続の使用を減らす必要があります。
3.11 すべての信号トレースを水晶発振器回路から遠ざけてください。
3.12 高周波信号の配線では、配線の複数のセクションが 1 つの点から延びる状況を避けるために、単一の連続した配線を使用する必要があります。
3.13 DAA 回路では、ミシン目 (全層) の周囲に少なくとも 60mil のスペースを残します。
4. 電源供給
4.1 電源接続関係を決定します。
4.2 デジタル信号配線部では、10uF の電解コンデンサまたはタンタルコンデンサと 0.1uF のセラミックコンデンサを並列に使用し、電源とグランドの間に接続してください。ノイズ干渉による電力スパイクを防ぐために、電源入口端と PCB ボードの最遠端に 1 つを配置します。
4.3 両面基板の場合、電力を消費する回路と同じ層で、両側の線幅が 200mil の電源配線で回路を囲みます。(反対側もデジタルアースと同様の処理が必要です)
4.4 一般に、電力トレースが最初にレイアウトされ、次に信号トレースがレイアウトされます。
5.地面
5.1 両面基板では、デジタルおよびアナログコンポーネント (DAA を除く) の周囲および下の未使用領域がデジタルまたはアナログ領域で埋められ、各層の同じ領域が相互に接続され、異なる層の同じ領域が接続されます。複数のビアを介して接続: モデムの DGND ピンはデジタル グランド領域に接続され、AGND ピンはアナログ グランド領域に接続されます。デジタル グランド領域とアナログ グランド領域は直線的なギャップによって分離されています。
5.2 4 層基板では、デジタルおよびアナログのグランド領域を使用してデジタルおよびアナログ コンポーネントをカバーします (DAA を除く)。モデムの DGND ピンはデジタル グランド領域に接続され、AGND ピンはアナログ グランド領域に接続されます。デジタルグランドエリアとアナロググランドエリアは直線的なギャップを隔てて使用されます。
5.3 設計で EMI フィルタが必要な場合は、インターフェイス ソケットに一定のスペースを確保する必要があります。ほとんどの EMI デバイス (ビーズ/コンデンサ) はこのエリアに配置できます。それにつながっています。
5.4 各機能モジュールの電源は分離する必要があります。機能モジュールは、パラレル バス インターフェイス、ディスプレイ、デジタル回路 (SRAM、EPROM、モデム)、DAA などに分類できます。各機能モジュールの電源/グランドは、電源/グランドのソースにのみ接続できます。
5.5 シリアル DTE モジュールの場合は、デカップリング コンデンサを使用して電力結合を低減し、電話回線についても同様にします。
5.6 アース線は 1 点で接続されており、可能であればビーズを使用します。EMI を抑制する必要がある場合は、アース線を他の場所に接続してください。
5.7 すべてのアース線は可能な限り幅が 25 ～ 50mil である必要があります。
5.8 すべての IC の電源/グランド間のコンデンサ トレースはできるだけ短くし、ビア ホールを使用しないでください。
6. 水晶発振回路
6.1 水晶発振器 (XTLI、XTLO など) の入出力端子に接続されているすべての配線は、水晶に対するノイズ干渉や分布容量の影響を軽減するために、できるだけ短くする必要があります。XTLO トレースはできるだけ短くし、曲げ角度は 45 度以上にする必要があります。(XTLOは立ち上がり時間の速い大電流ドライバに接続されているため)
6.2 両面基板にはグランド層がありませんので、水晶発振器コンデンサのグランド線はできるだけ短い配線でデバイスに接続してください。
DGND ピンは水晶発振器に最も近く、ビアの数は最小限に抑えられます。
6.3 可能であれば、水晶ケースを接地してください。
6.4 XTLO ピンと水晶/コンデンサ ノードの間に 100 オームの抵抗を接続します。
6.5 水晶発振器コンデンサのグランドはモデムの GND ピンに直接接続されています。コンデンサをモデムの GND ピンに接続するためにグランド領域またはグランド トレースを使用しないでください。
7. EIA/TIA-232 インターフェイスを使用した独立したモデム設計
7.1 金属ケースを使用してください。プラスチックシェルが必要な場合は、EMIを低減するために内側に金属箔を貼り付けるか、導電性材料をスプレーする必要があります。
7.2 各電源コードに同じパターンのチョークを取り付けます。
7.3 コンポーネントは、EIA/TIA-232 インターフェイスのコネクタの近くにまとめて配置されます。
7.4 すべての EIA/TIA-232 デバイスは、電源からの電源/グランドに個別に接続されます。電源/グランドのソースは、ボード上の電源入力端子または電圧レギュレータ チップの出力端子である必要があります。
7.5 EIA/TIA-232 ケーブル信号グランドとデジタル グランド間の接続。
7.6 次の場合、EIA/TIA-232 ケーブル シールドをモデム シェルに接続する必要はありません。空の接続。ビーズを介してデジタルグランドに接続されます。磁気リングがモデム シェルの近くに配置されている場合、EIA/TIA-232 ケーブルはデジタル アースに直接接続されます。
8. VC および VREF 回路コンデンサの配線はできるだけ短く、中性領域に配置する必要があります。
8.1 10uF VC 電解コンデンサと 0.1uF VC コンデンサのプラス端子を別のワイヤでモデムの VC ピン (PIN24) に接続します。
8.2 10uF VC 電解コンデンサと 0.1uF VC コンデンサのマイナス端子をビーズを介してモデムの AGND ピン (PIN34) に接続し、独立したワイヤを使用します。
8.3 10uF VREF 電解コンデンサと 0.1uF VC コンデンサのプラス端子を別のワイヤでモデムの VREF ピン (PIN25) に接続します。
8.4 10uF VREF 電解コンデンサと 0.1uF VC コンデンサのマイナス端子を独立した配線を通じてモデムの VC ピン (PIN24) に接続します。これは 8.1 トレースから独立していることに注意してください。
VREF —+——–+
┿ 10u ┿ 0.1u
VC ——+——–+
┿ 10u ┿ 0.1u
+——–+—–~~~~~—+ AGND
使用するビーズは次の条件を満たす必要があります。
インピーダンス = 100MHz で 70W;;
定格電流 = 200mA;;
最大抵抗 = 0.5W。
9. 電話と受話器のインターフェース
9.1 チョークをチップとリングの間の境界面に配置します。
9.2 電話回線のデカップリング方法は電源のデカップリング方法と同様で、インダクタンスの組み合わせ、チョーク、コンデンサの追加などの方法を使用します。しかしながら、電話回線の切り離しは、電源の切り離しよりも難しく、より注目すべきことである。一般に、これらのデバイスの位置は、性能/EMI テスト認定時の調整のために予約しておきます。
投稿日時: 2023 年 5 月 11 日