PCB (プリント基板)、中国語名はプリント回路基板であり、プリント基板としても知られており、重要な電子部品、電子部品のサポート、および電子部品の電気接続のキャリアです。電子印刷を使用して製造されるため、「プリント」回路基板と呼ばれます。
1. PCB ボードを選択するには?
PCB ボードの選択は、設計要件の満たし、量産、コストのバランスを取る必要があります。設計要件には、電気コンポーネントと機械コンポーネントの両方が含まれます。通常、この材料の問題は、非常に高速な PCB ボード (周波数が GHz を超える) を設計する場合により重要になります。
たとえば、現在一般的に使用されている FR-4 材料は、数 GHz の周波数での誘電損失が信号の減衰に大きな影響を与えるため、適切ではない可能性があります。電気に関しては、誘電率（誘電率）と誘電損失が設計した周波数に適合しているかに注意する必要があります。
2. 高周波干渉を回避するにはどうすればよいですか?
高周波干渉を回避する基本的な考え方は、高周波信号の電磁界の干渉、いわゆるクロストーク（Crosstalk）を最小限に抑えることです。高速信号とアナログ信号の間の距離を長くしたり、アナログ信号の隣にグランド ガード/シャント トレースを追加したりできます。デジタルグランドからアナロググランドへのノイズ干渉にも注意してください。
3. 高速設計において、シグナルインテグリティの問題を解決するにはどうすればよいですか?
シグナルインテグリティは基本的にインピーダンスマッチングの問題です。インピーダンスマッチングに影響を与える要因には、信号源の構造と出力インピーダンス、配線の特性インピーダンス、負荷端の特性、配線のトポロジーなどが含まれます。解決策は、終端を利用し、配線のトポロジを調整することです。
4. 差分分配方式はどのように実現されているのですか？
差動ペアの配線で注意すべき点が 2 つあります。1 つは、2 つの線の長さをできるだけ長くすることです。並列させる方法には、2本の配線が同じ配線層を走る場合(サイド・バイ・サイド)と、2本の配線が上下の隣接する層を走る場合(オーバーアンダー)があります。一般的には前者のサイドバイサイド（サイドバイサイド、サイドバイサイド）が多く使われます。
5. 出力端子が 1 つしかないクロック信号線の場合、差動配線はどのように行うのですか?
差動配線を使用するには、信号ソースと受信側が両方とも差動信号であることのみ意味があります。したがって、出力が 1 つしかないクロック信号に差動配線を使用することはできません。
6. 受信側の差動ラインペア間にマッチング抵抗を追加できますか?
通常、受信端の差動線路ペア間の整合抵抗が追加され、その値は差動インピーダンスの値と等しくなければなりません。こうすることで信号品質が向上します。
7. 差動ペアの配線はなぜ近接して平行にする必要があるのですか?
差動ペアの配線は適切に近接し、平行である必要があります。いわゆる適切な近接性は、距離が差動ペアを設計するための重要なパラメーターである差動インピーダンスの値に影響を与えるためです。並列性の必要性は、差動インピーダンスの一貫性を維持する必要性によるものでもあります。2 つのラインが遠かったり近かったりすると、差動インピーダンスが不一致になり、シグナル インテグリティ (信号の完全性) や時間遅延 (タイミング遅延) に影響します。
8. 実際の配線における理論上の矛盾に対処する方法
基本的にはアナログ/デジタルグランドを分離するのが正しいです。なお、信号配線は分割箇所（堀）を極力越えないようにして、電源と信号のリターン電流経路（戻り電流経路）が大きくなりすぎないように注意してください。
水晶発振器はアナログ正帰還発振回路です。安定した発振信号を得るには、ループゲインと位相の仕様を満たしている必要があります。ただし、このアナログ信号の発振仕様は簡単に妨害されるため、グランド ガード トレースを追加しても干渉を完全に分離できない場合があります。また、遠すぎるとグランドプレーンのノイズも正帰還発振回路に影響を与えます。したがって、水晶発振器とチップ間の距離は可能な限り近づける必要があります。
実際、高速配線と EMI 要件の間には多くの矛盾があります。しかし、基本原理は、EMI のために追加された抵抗やコンデンサ、またはフェライト ビーズによって、信号の一部の電気的特性が仕様を満たさなくなる可能性があるということです。したがって、高速信号を内層に配線するなど、EMI 問題を解決または軽減するには、配線と PCB スタッキングを配置する技術を使用するのが最善です。最後に、信号へのダメージを軽減するために、抵抗コンデンサまたはフェライト ビーズを使用します。
9. 高速信号の手動配線と自動配線の矛盾を解決するにはどうすればよいですか?
より強力なルーティング ソフトウェアの自動ルータのほとんどには、ルーティング方法とビアの数を制御するための制約が設定されています。EDA各社の巻線エンジン能力や拘束条件の設定項目は大きく異なる場合があります。
たとえば、蛇の曲がり方を制御するのに十分な制約があるか、差動ペアの間隔を制御できるかなどです。これは、自動配線で得られた配線方法が設計者の考えを満たせるかどうかに影響します。
また、手動での配線調整の難しさは、巻上げエンジンの能力にも絶対的な関係があります。たとえば、トレースのプッシュ可能性、ビアのプッシュ可能性、銅線へのトレースのプッシュ可能性などです。したがって、強力な巻線エンジン機能を備えたルータを選択することが解決策となります。
10. お試しクーポンについて。
テスト クーポンは、製造された PCB の特性インピーダンスが設計要件を満たしているかどうかを TDR (Time Domain Reflectometer) で測定するために使用されます。一般に、制御対象となるインピーダンスには単線の場合と差動ペアの場合があります。したがって、テストクーポン上の線幅と線間隔（差動ペアがある場合）は、制御対象の線と同じである必要があります。
測定する際に最も重要なのは接地点の位置です。グランド リード (グランド リード) のインダクタンス値を減らすために、TDR プローブ (プローブ) がグランドに接続される場所は、通常、信号が測定される場所 (プローブの先端) に非常に近くなります。したがって、テストクーポン上の信号が測定される点と接地点の間の距離と方法は、使用するプローブと一致する必要があります。
11. 高速 PCB 設計では、信号層の空白領域を銅で覆うことができますが、複数の信号層の銅をグランドと電源にどのように配置する必要がありますか?
一般に、空白領域の銅の大部分は接地されます。高速信号線の隣に銅を蒸着する場合は、銅と信号線の間の距離に注意してください。蒸着された銅によってトレースの特性インピーダンスが若干低下するためです。また、デュアルストリップラインの構造など、他の層の特性インピーダンスに影響を与えないように注意してください。
12. マイクロストリップ線路モデルを使用して、電源プレーン上の信号線の特性インピーダンスを計算することは可能ですか?電源とグランドプレーンの間の信号はストリップラインモデルを使用して計算できますか?
はい、特性インピーダンスを計算する際には、電源プレーンとグランド プレーンの両方を基準プレーンとして考慮する必要があります。たとえば、4 層基板: 最上層-電源層-グランド層-最下層。このとき、上層配線の特性インピーダンスのモデルは電源プレーンを基準面としたマイクロストリップラインモデルとなります。
13. 一般に、高密度プリント基板上のソフトウェアによるテスト ポイントの自動生成は、大量生産のテスト要件を満たすことができますか?
一般的なソフトウェアで自動生成されるテストポイントがテスト要件を満たしているかどうかは、テストポイントを追加する仕様がテスト装置の要件を満たしているかによって決まります。また、配線が密集しすぎてテストポイント追加の仕様が比較的厳しい場合、線路の各セグメントにテストポイントを自動追加できない場合があります。もちろん、テストする箇所は手動で埋める必要があります。
14. テスト ポイントを追加すると、高速信号の品質に影響しますか?
信号品質に影響するかどうかについては、テストポイントの追加方法と信号の速度によって異なります。基本的に、追加のテスト ポイント (既存のビアまたは DIP ピンをテスト ポイントとして使用しない) をラインに追加したり、ラインから引き出したりすることができます。前者はオンラインに小さなコンデンサを追加することに相当しますが、後者は追加の分岐です。
これら 2 つの状況は高速信号に多かれ少なかれ影響を及ぼし、その影響の程度は信号の周波数速度と信号のエッジ レート (エッジ レート) に関係します。影響の大きさはシミュレーションによって知ることができます。原則として、テスト ポイントは小さいほど優れています (もちろん、テスト機器の要件も満たさなければなりません)。枝は短いほど良いです。
15. 複数の PCB がシステムを形成していますが、ボード間のアース線はどのように接続すればよいですか?
さまざまな PCB ボード間の信号または電源が相互に接続されている場合、たとえば、ボード A からボード B に電力または信号が送信されると、同量の電流がグランド層からボード A に流れなければなりません (これは、キルヒホッフ現行法）。
この地層上の電流は、逆流する抵抗が最も少ない場所を見つけます。したがって、電源であっても信号であっても、各インターフェイスでグランド プレーンに割り当てられるピンの数は少なくなりすぎないようにし、インピーダンスを下げることでグランド プレーン上のノイズを低減することができます。
また、電流ループ全体、特に大電流部分を解析し、編線やアース線の接続方法を調整して電流の流れを制御することも可能です（例えば、どこかで低インピーダンスを作り、電流の大部分はこの場所から流れます)、他のより敏感な信号への影響を軽減します。
16. 高速PCB設計に関する海外の技術書やデータを紹介してもらえますか？
現在、高速デジタル回路は通信ネットワークや電卓などの関連分野で利用されています。通信ネットワークに関しては、PCB基板の動作周波数はGHzに達し、積層数は私の知る限り40層にも達します。
電卓関連のアプリケーションもチップの進歩によるものです。一般的なPCでもサーバー(Server)でも、ボード上の最大動作周波数は400MHz(Rambusなど)にも達しています。
高速かつ高密度の配線要件に対応して、ブラインド/埋め込みビア、マイクロビア、ビルドアップ プロセス技術の需要が徐々に増加しています。これらの設計要件は、メーカーによる量産に利用できます。
17. 頻繁に参照される 2 つの特性インピーダンスの式:
マイクロストリップ ライン (マイクロストリップ) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] ここで、W は線幅、T はトレースの銅の厚さ、H はトレースから基準面までの距離 Er は、PCB 材料の誘電率 (誘電率) です。この式は、0.1≤(W/H)≤2.0 および 1≤(Er)≤15 の場合にのみ適用できます。
ストリップライン (ストリップライン) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} ここで、H は 2 つの基準面間の距離であり、トレースは 2 つの基準面の中央に位置します。 2 つの基準面。この式は、W/H≤0.35、T/H≤0.25の場合にのみ適用できます。
18. 差動信号線の途中にアース線を追加できますか?
一般に、差動信号の途中にグランド線を追加することはできません。差動信号の応用原理の最も重要な点は、磁束キャンセルやノイズ耐性など、差動信号間の相互結合（カップリング）によってもたらされる利点を活用することであるため、途中にアース線を追加すると、カップリング効果は破壊されます。
19. リジッドフレックス基板の設計には特別な設計ソフトウェアと仕様が必要ですか?
フレキシブルプリント基板（FPC）は、一般的なPCB設計ソフトウェアで設計できます。FPCメーカー向けの生産にもガーバー形式を使用します。
20. PCB とケースの接地点を適切に選択するための原則は何ですか?
PCB とシェルのグランド ポイントを選択する原理は、シャーシ グランドを使用してリターン電流 (戻り電流) の低インピーダンス パスを提供し、リターン電流の経路を制御することです。たとえば、通常は高周波デバイスやクロックジェネレーターの近くで、PCB のグランド層をネジを固定してシャーシのグランドに接続することで、電流ループ全体の面積を最小限に抑え、電磁放射を低減できます。
21. 回路基板のデバッグではどのような点から始めるべきですか?
デジタル回路に関する限り、まず次の 3 つのことを順番に決定します。
1. すべての供給値が設計に対してサイズ設定されていることを確認します。複数の電源を備えた一部のシステムでは、特定の電源の順序と速度について特定の仕様が必要な場合があります。
2. すべてのクロック信号周波数が適切に動作しており、信号エッジに非単調な問題がないことを確認します。
3. リセット信号が仕様要件を満たしているかどうかを確認します。これらがすべて正常であれば、チップは最初のサイクル (サイクル) の信号を送信するはずです。次に、システムの動作原理とバスプロトコルに従ってデバッグを行います。
22. 回路基板のサイズが固定されている場合、より多くの機能を設計に組み込む必要がある場合、多くの場合、PCB のトレース密度を高める必要がありますが、これによりトレースの相互干渉が増大する可能性があり、同時に、配線が薄すぎてインピーダンスを増加できません。これを下げることはできません。専門家に高速 (100MHz 以上) 高密度 PCB 設計のスキルを導入してください。
高速かつ高密度の PCB を設計する場合、クロストーク干渉はタイミングと信号の完全性に大きな影響を与えるため、特別な注意を払う必要があります。
注意すべき点がいくつかあります。
配線特性インピーダンスの連続性と整合を制御します。
トレース間隔のサイズ。一般的に線幅の2倍の間隔がよく見られます。配線間隔がタイミングと信号の完全性に与える影響は、シミュレーションを通じて知ることができ、許容可能な最小間隔を見つけることができます。結果はチップごとに異なる場合があります。
適切な終了方法を選択してください。
この種のクロストークは、同じ層の隣接するトレースよりも大きいため、上下の隣接する層のトレースの方向が同じになることを避けたり、上下のトレースを重ねたりすることは避けてください。
ブラインド/埋め込みビアを使用してトレース領域を増やします。しかし、PCB 基板の製造コストは増加します。実際の実装において、完全な並列化と等長化を実現することは確かに困難ですが、それでも可能な限り実現する必要があります。
さらに、タイミングと信号の完全性への影響を軽減するために、差動終端とコモンモード終端を予約することができます。
23. アナログ電源のフィルタは LC 回路であることが多いです。しかし、LC フィルタの効果が RC よりも劣ることがあるのはなぜでしょうか?
LC フィルタと RC フィルタの効果を比較するには、フィルタリングする周波数帯域とインダクタンス値の選択が適切かどうかを考慮する必要があります。インダクタの誘導性リアクタンス（リアクタンス）はインダクタンス値と周波数に関係するためです。
電源のノイズ周波数が低く、インダクタンス値が十分に大きくない場合、フィルタ効果がRCほど良くない場合があります。ただし、RC フィルタリングを使用すると、抵抗器自体が電力を消費し、効率が低下するため、選択した抵抗器がどれだけの電力を処理できるかに注意が必要になります。
24. フィルタリング時のインダクタンスと容量値の選択方法は何ですか?
インダクタンス値の選択では、除去したいノイズ周波数に加えて、瞬時電流の応答能力も考慮します。LCの出力端子が瞬間的に大電流を出力する機会がある場合、インダクタンス値が大きすぎるとインダクタに流れる大電流の速度が低下し、リップルノイズが増加します。容量値は許容できるリップルノイズ規格値の大きさに関係します。
リップルノイズ値の要件が小さいほど、コンデンサの値は大きくなります。コンデンサの ESR/ESL も影響します。さらに、LC がスイッチング安定化電源の出力に配置されている場合は、負帰還制御ループの安定性に対する LC によって生成されるポール/ゼロの影響にも注意を払う必要があります。。
25. コスト圧力をあまりかけずに、可能な限り EMC 要件を満たすにはどうすればよいですか?
PCB 上の EMC によるコストの増加は、通常、シールド効果を高めるためのグランド層の数の増加と、フェライト ビーズ、チョーク、その他の高周波高調波抑制デバイスの追加によるものです。さらに、システム全体が EMC 要件を満たせるようにするには、通常、他のメカニズムのシールド構造と連携する必要があります。以下は、回路によって生成される電磁放射の影響を軽減するための PCB 基板設計のヒントのほんの一部です。
信号によって生成される高周波成分を減らすために、できるだけスルーレートの遅いデバイスを選択してください。
高周波部品の配置には、外部コネクタに近づきすぎないように注意してください。
高速信号のインピーダンスマッチングや配線層とそのリターン電流経路（リターン電流経路）に注意し、高周波の反射や輻射を低減します。
電源プレーンとグランド プレーンのノイズを軽減するために、各デバイスの電源ピンに十分かつ適切なデカップリング コンデンサを配置します。コンデンサの周波数特性と温度特性が設計要件を満たしているかどうかに特に注意してください。
外部コネクタの近くのアースは地層から適切に分離することができ、コネクタのアースは近くのシャーシのアースに接続する必要があります。
一部の特に高速信号の隣にグランド ガード/シャント トレースを適切に使用します。ただし、ガード/シャント配線が配線の特性インピーダンスに及ぼす影響に注意してください。
電力層は地層より 20H 内側にあり、H は電力層と地層の間の距離です。
26. 1 つの PCB ボードに複数のデジタル/アナログ機能ブロックがある場合、デジタル/アナログ グランドを分離するのが一般的です。理由は何ですか？
デジタル/アナロググランドを分離する理由は、デジタル回路では高電位と低電位が切り替わる際に電源とグランドにノイズが発生するためです。ノイズの大きさは、信号の速度と電流の大きさに関係します。グランドプレーンが分割されておらず、デジタル領域の回路で発生するノイズが大きく、アナログ領域の回路が非常に近い場合、デジタル信号とアナログ信号が交差しなくても、アナログ信号が干渉を受けます。地面の騒音によって。つまり、デジタルグランドとアナロググランドを分けない方法は、アナログ回路部と大きなノイズを発生するデジタル回路部が離れている場合にしか使えません。
27. 別のアプローチは、デジタル/アナログ分離レイアウトとデジタル/アナログ信号線が互いに交差しないこと、PCB ボード全体が分割されていないこと、およびデジタル/アナログ グランドがこのグランド プレーンに接続されていることを保証することです。ポイントは何ですか？
デジタルとアナログの信号トレースが交差できないという要件は、わずかに速いデジタル信号のリターン電流パス (リターン電流パス) が、トレースの底部近くのグランドに沿ってデジタル信号のソースに戻ろうとするためです。クロスすると、アナログ回路部にリターン電流によるノイズが発生します。
28. 高速PCB設計の回路図を設計する際に、インピーダンス整合の問題をどのように考慮すればよいですか?
高速 PCB 回路を設計する場合、インピーダンス整合は設計要素の 1 つです。インピーダンス値は、表層 (マイクロストリップ) または内層 (ストリップライン/ダブル ストリップライン) の上を歩く、基準層 (電源層またはグランド層) からの距離、トレース幅、PCB などの配線方法と絶対的な関係があります。どちらも配線の特性インピーダンス値に影響します。
つまり、インピーダンス値は配線後にのみ決定できます。一般的なシミュレーション ソフトウェアでは、使用する線路モデルや数学的アルゴリズムの制限により、不連続インピーダンスのある一部の配線条件を考慮することができません。このとき、回路図上で予約できるのは直列抵抗など一部のターミネータ(終端)のみです。トレースのインピーダンスの不連続の影響を軽減します。この問題に対する本当の根本的な解決策は、配線時にインピーダンスの不連続を避けるように努めることです。
29. より正確な IBIS モデル ライブラリはどこで提供できますか?
IBIS モデルの精度はシミュレーション結果に直接影響します。基本的にIBISは、一般にSPICEモデルを変換することで得られる実際のチップI/Oバッファの等価回路の電気特性データとみなすことができ、SPICEのデータはチップ製造と絶対的な関係があるため、同じデバイスが異なるチップ メーカーから提供されています。SPICE 内のデータが異なり、変換された IBIS モデル内のデータもそれに応じて異なります。
つまり、メーカー A のデバイスが使用されている場合、デバイスの正確なモデル データを提供できるのは A 社だけです。なぜなら、デバイスがどのプロセスで作られているかを A 社以上に知っている人はいないからです。メーカーが提供する IBIS が不正確な場合、唯一の解決策はメーカーに継続的に改善を求めることです。
30. 高速 PCB を設計する場合、設計者は EMC および EMI のルールをどのような側面から考慮する必要がありますか?
一般に、EMI/EMC 設計では、放射と伝導の両方の側面を考慮する必要があります。前者は高周波部（≧30MHz）に属し、後者は低周波部（≦30MHz）に属します。
したがって、高周波だけに注意を払い、低周波部分を無視することはできません。優れた EMI/EMC 設計では、レイアウトの開始時にデバイスの位置、PCB スタックの配置、重要な接続の方法、デバイスの選択などを考慮する必要があります。事前にもっと良い取り決めがない場合は、後から解決できます。半分の労力で 2 倍の結果が得られ、コストが増加します。
例えば、クロックジェネレータの位置は外部コネクタに極力近づけず、高速信号は可能な限り内層に行き、特性インピーダンスの整合と信号の連続性に注意する必要があります。デカップリング/バイパス コンデンサを選択するときは、その周波数応答が反射を低減するための要件を満たしているかどうかに注意してください。電源プレーンのノイズ。
また、高周波信号電流のリターンパスに注意し、ループ面積をできるだけ小さく（つまり、ループインピーダンスを小さく）して輻射を低減してください。編成を分割することで高周波騒音の範囲をコントロールすることも可能です。最後に、PCB とケースの接地点 (シャーシ グラウンド) を適切に選択します。
31. EDA ツールはどのように選択すればよいですか?
現在の PCB 設計ソフトウェアでは、熱解析は得意ではないため、使用することはお勧めできません。その他の機能 1.3.4 では、PADS または Cadence を選択でき、性能と価格の比率が優れています。PLD 設計の初心者は、PLD チップ メーカーが提供する統合環境を使用でき、100 万ゲートを超える設計の場合はシングルポイント ツールを使用できます。
32. 高速信号処理と伝送に適した EDA ソフトウェアを推奨してください。
従来の回路設計では、INNOVEDA の PADS が非常に優れており、それに適合するシミュレーション ソフトウェアもあり、このタイプの設計がアプリケーションの 70% を占めることがよくあります。高速回路設計、アナログとデジタルの混合回路の場合、ケイデンスのソリューションは、より優れたパフォーマンスと価格を備えたソフトウェアである必要があります。もちろん、Mentor のパフォーマンスは依然として非常に優れており、特にその設計プロセス管理は最高であるはずです。
33. PCB基板の各層の意味の説明
Topoverlay — トップレベルのデバイスの名前。トップ シルクスクリーンまたはトップ コンポーネントの凡例 (R1 C5 など) とも呼ばれます。
IC10.bottomoverlay – 同様にマルチレイヤー — – 4 層ボードを設計する場合、空きパッドまたはビアを配置し、それをマルチレイとして定義すると、そのパッドは自動的に 4 層に表示されます (最上層としてのみ定義した場合)。その場合、そのパッドは最上層にのみ表示されます。
34. 2G を超える高周波 PCB の設計、配線、レイアウトではどのような側面に注意を払う必要がありますか?
2G を超える高周波 PCB は無線周波回路の設計に属し、高速デジタル回路設計の議論の範囲には含まれません。RF 回路の配置と配線は分配効果を引き起こすため、回路図と合わせて検討する必要があります。
さらに、RF 回路設計における一部の受動デバイスは、パラメトリック定義と特殊な形状の銅箔によって実現されます。したがって、パラメトリック デバイスを提供し、特殊な形状の銅箔を編集するには EDA ツールが必要です。
Mentor のボードステーションには、これらの要件を満たす専用の RF 設計モジュールが搭載されています。さらに、一般的な無線周波数設計には特別な無線周波数回路解析ツールが必要です。業界で最も有名なのはアジレントの eesoft で、メンターのツールとの優れたインターフェースを備えています。
35. 2G を超える高周波 PCB 設計の場合、マイクロストリップ設計はどのようなルールに従う必要がありますか?
RF マイクロストリップ ラインの設計では、3D フィールド解析ツールを使用して伝送ライン パラメータを抽出する必要があります。すべてのルールはこのフィールド抽出ツールで指定する必要があります。
36. すべてのデジタル信号を備えた PCB の場合、ボード上に 80MHz のクロック ソースがあります。十分な駆動能力を確保するには、金網（アース）以外にどのような回路で保護すればよいでしょうか？
クロックの駆動能力を確保するには、保護によって実現すべきではありません。一般に、クロックはチップを駆動するために使用されます。クロック駆動能力に関する一般的な懸念は、複数のクロック負荷によって引き起こされます。クロックドライバーチップを使用して1つのクロック信号を複数のクロック信号に変換し、ポイントツーポイント接続を採用しています。ドライバー チップを選択するときは、基本的に負荷に一致し、信号エッジが要件を満たしていることを確認することに加えて (通常、クロックはエッジ有効信号である)、システム タイミングを計算するときは、ドライバー内のクロックの遅延を考慮する必要があります。チップを考慮する必要があります。
37. クロック信号ボードを別に使用する場合、クロック信号の伝送への影響を少なくするために、一般的にどのようなインターフェイスが使用されますか?
クロック信号が短いほど、伝送路の影響は小さくなります。別のクロック信号ボードを使用すると、信号の配線長が長くなります。そして基板のグランド電源も問題です。長距離伝送の場合は差動信号の使用をお勧めします。Lサイズはドライブ容量の要件を満たすことができますが、クロックが速すぎないため、必要ありません。
38、27M、SDRAM クロック ライン (80M ～ 90M) では、これらのクロック ラインの 2 番目と 3 番目の高調波はちょうど VHF 帯域内にあり、受信端から高周波が入った後の干渉は非常に大きくなります。線の長さを短くする以外に何か良い方法はありますか?
3 次高調波が大きく、2 次高調波が小さい場合は、信号のデューティ サイクルが 50% であることが考えられます。この場合、信号には偶数高調波が含まれていないためです。このとき、信号のデューティ比を変更する必要があります。また、クロック信号が一方向の場合は、ソースエンドシリーズマッチングが一般的に使用されます。これにより、クロック エッジ レートに影響を与えることなく二次反射が抑制されます。ソース側の一致値は下図の計算式で求められます。
39. 配線のトポロジーは何ですか?
トポロジ、一部はルーティング順序とも呼ばれます。マルチポート接続ネットワークの配線順序について。
40. 信号の完全性を向上させるために配線のトポロジーを調整するにはどうすればよいですか?
この種のネットワーク信号の方向はより複雑です。これは、一方向信号、双方向信号、および異なるレベルの信号では、トポロジが異なる影響を及ぼし、どのトポロジが信号品質に有利であるかを判断することが難しいためです。さらに、事前シミュレーションを実行する場合、どのトポロジーを使用するかはエンジニアにとって非常に要求が厳しく、回路原理、信号タイプ、さらには配線の問題さえも理解する必要があります。
41. スタックアップを調整してEMI問題を軽減するにはどうすればよいですか?
まずEMIはシステムから考える必要があり、PCBだけで問題を解決することはできません。EMI に関しては、スタッキングは主に最短の信号リターン パスを提供し、結合領域を減らし、ディファレンシャル モード干渉を抑制することだと思います。さらに、グランド層と電源層は密結合しており、延長部分は電源層よりも適度に大きいため、コモンモード干渉の抑制に優れています。
42. 銅はなぜ敷設されるのですか?
一般に、銅を敷設する理由はいくつかあります。
1.EMC。大面積のグランドまたは電源の銅線の場合、シールドの役割を果たし、PGND などの特殊な銅線は保護の役割を果たします。
2. PCB プロセス要件。一般に、電気めっきやラミネートの効果を変形させずに確保するために、銅は少ない配線で PCB 層に配置されます。
3. シグナルインテグリティ要件。高周波デジタル信号に完全なリターンパスを与え、DC ネットワークの配線を削減します。もちろん、放熱のため、特別な装置の設置には銅線の敷設が必要であるなどの理由もあります。
43. システムにはdspとpldが含まれますが、配線時に注意すべき問題は何ですか？
信号速度と配線の長さの比率を確認してください。伝送路上の信号の遅延が信号変化エッジの時間に匹敵する場合は、信号の完全性の問題を考慮する必要があります。さらに、複数の DSP の場合、クロックおよびデータ信号のルーティング トポロジも信号の品質とタイミングに影響するため、注意が必要です。
44. Protel ツールの配線以外に、他に良いツールはありますか?
工具に関してはPROTELの他にもMENTOR社のWG2000、EN2000シリーズやpowerpcb、Cadence社のallegro、図研社のcadstar、cr5000など多くの配線工具があり、それぞれに強みがあります。
45.「信号のリターンパス」とは何ですか?
信号のリターンパス、つまりリターン電流。高速デジタル信号を伝送する場合、信号はドライバからPCBの伝送ラインに沿って負荷まで流れ、負荷はグランドまたは電源を介して最短経路でドライバ端に戻ります。
グランドまたは電源上のこのリターン信号は、信号リターンパスと呼ばれます。ジョンソン博士は著書の中で、高周波信号伝送は実際には伝送線路と DC 層の間に挟まれた誘電体容量を充電するプロセスであると説明しました。SI が分析するのは、このエンクロージャの電磁特性とそれらの間の結合です。
46. コネクタのSI解析はどのように行うのですか?
IBIS3.2仕様にはコネクタモデルの記載があります。通常は EBD モデルを使用します。バックプレーンなど特殊なボードの場合はSPICEモデルが必要です。マルチボード シミュレーション ソフトウェア (HYPERLYNX または IS_multiboard) を使用することもできます。マルチボードシステムを構築する場合、コネクタの分配パラメータを入力します。通常、コネクタのマニュアルから入手できます。もちろん、この方法は十分な精度ではありませんが、許容範囲内である限りは可能です。
47. 終了方法にはどのようなものがありますか?
終端 (ターミナル)、マッチングとも呼ばれます。一般に、マッチング位置に応じて、アクティブエンドマッチングとターミナルマッチングに分けられます。このうち、ソース整合は抵抗直列整合が一般的であり、端子整合は並列整合が一般的である。抵抗プルアップ、抵抗プルダウン、テブナン整合、AC 整合、ショットキー ダイオード整合など、さまざまな方法があります。
48. 終了方法 (マッチング) を決定する要因は何ですか?
マッチング方法は一般的に BUFFER の特性、トポロジ条件、レベルの種類、判定方法によって決まりますが、信号のデューティ サイクルやシステムの消費電力も考慮する必要があります。
49. 終了（マッチング）方法のルールは何ですか？
デジタル回路における最も重要な問題はタイミング問題です。マッチングを追加する目的は、信号品質を向上させ、判定の瞬間に判定可能な信号を取得することです。レベル有効信号の場合、確立時間と保持時間を確保することを前提として信号品質は安定しています。遅延有効信号の場合、信号遅延の単調性を確保することを前提として、信号変化遅延速度は要件を満たします。Mentor ICX 製品の教科書には、マッチングに関する資料がいくつかあります。
また、『High Speed Digital design a hand book of blackmagic』には端末に特化した章があり、シグナルインテグリティにおけるマッチングの役割を電磁波の原理から解説しており、参考になる。
50. デバイスの IBIS モデルを使用して、デバイスの論理機能をシミュレートできますか?そうでない場合、回路のボードレベルおよびシステムレベルのシミュレーションはどのように実行できますか?
IBIS モデルは動作レベルのモデルであり、機能シミュレーションには使用できません。機能シミュレーションには、SPICE モデルまたはその他の構造レベルのモデルが必要です。
51. デジタルとアナログが共存するシステムでは、2 つの処理方法があります。1 つは、デジタル グランドをアナログ グランドから分離することです。ビーズは接続されていますが、電源は分離されていません。もう一つは、アナログ電源とデジタル電源を分離してFBに接続し、グランドを統一したものです。李さんに聞きたいのですが、これら 2 つの方法の効果は同じですか?
原理的には同じであると言うべきである。電源とグランドは高周波信号に相当するためです。
アナログ部分とデジタル部分を区別する目的は、干渉防止、主にデジタル回路からアナログ回路への干渉防止です。ただし、セグメンテーションにより信号リターン パスが不完全になり、デジタル信号の信号品質やシステムの EMC 品質に影響を与える可能性があります。
したがって、どのプレーンを分割するかは、信号のリターン パスが拡大されるかどうか、およびリターン信号が通常の動作信号にどの程度干渉するかによって異なります。現在では、電源やグランドに関わらず混在した設計も行われており、レイアウトの際には、信号のクロスリージョンを避けるため、デジタル部とアナログ部に応じてレイアウトや配線を分けてレイアウトしてください。
52. 安全規制: FCC と EMC の具体的な意味は何ですか?
FCC: 連邦通信委員会 アメリカ通信委員会
EMC: 電磁両立性 電磁両立性
FCC は標準化団体であり、EMC は標準化です。規格の公布には、対応する理由、規格、およびテスト方法があります。
53. 差分分布とは何ですか?
差動信号は、差動信号とも呼ばれるもので、1 チャネルのデータを伝送するのに極性が逆の同一の 2 つの信号を使用し、2 つの信号のレベル差で判定します。2 つの信号が完全に一貫していることを保証するには、配線中に信号を平行に保ち、線幅と線間隔を変更しない必要があります。
54. PCBシミュレーションソフトウェアとは何ですか?
シミュレーションにはさまざまな種類があり、高速デジタル回路のシグナル インテグリティ解析シミュレーション解析 (SI) によく使用されるソフトウェアは、icx、signalvision、hyperlynx、XTK、spectraquest などです。Hspice を使用するものもあります。
55. PCB シミュレーション ソフトウェアはどのように LAYOUT シミュレーションを実行しますか?
高速デジタル回路では、信号品質の向上や配線の難易度を下げるために、特別な電源層やグランド層を割り当てる多層基板が一般的に使用されます。
56. 50Mを超える信号の安定性を確保するためのレイアウトと配線の対処方法
高速デジタル信号配線の鍵は、信号品質に対する伝送ラインの影響を軽減することです。したがって、100M を超える高速信号のレイアウトでは、信号トレースをできるだけ短くする必要があります。デジタル回路では、高速信号は信号の立ち上がり遅延時間で決まります。さらに、信号の種類 (TTL、GTL、LVTTL など) が異なると、信号品質を確保するための方法も異なります。
57. 室外機の RF 部、中間周波部、さらには室外機を監視する低周波回路部も同じ PCB 上に実装されることがよくあります。このような PCB の材料に対する要件は何ですか?RF、IF、さらには低周波回路の相互干渉を防ぐにはどうすればよいでしょうか?
ハイブリッド回路の設計は大きな問題です。完璧な解決策を見つけることは困難です。
一般に、高周波回路はシステム内で独立した単一基板としてレイアウトおよび配線され、特別なシールドキャビティさえあります。さらに、RF 回路は一般に片面または両面であり、回路は比較的単純ですが、いずれも RF 回路の分布パラメータへの影響を軽減し、RF システムの一貫性を向上させるためです。
一般的な FR4 材料と比較して、RF 回路基板には高 Q 基板が使用される傾向があります。この材料は誘電率が比較的小さく、伝送線路の分布容量が小さく、インピーダンスが高く、信号伝送遅延が小さい。ハイブリッド回路設計では、RF 回路とデジタル回路が同じ PCB 上に構築されますが、通常は RF 回路領域とデジタル回路領域に分割され、別々にレイアウトおよび配線されます。グランドビアとそれらの間にシールドボックスを使用します。
58. RF 部分、中間周波部分、低周波回路部分が同じ PCB 上に配置されていますが、メンターはどのような解決策を持っていますか?
Mentor のボードレベルのシステム設計ソフトウェアには、基本的な回路設計機能に加えて、専用の RF 設計モジュールもあります。RF 回路図設計モジュールでは、パラメーター化されたデバイス モデルが提供され、EESOFT などの RF 回路解析およびシミュレーション ツールとの双方向インターフェイスが提供されます。RF LAYOUT モジュールでは、RF 回路のレイアウトと配線に特化したパターン編集機能が提供されており、EESOFT などの RF 回路解析およびシミュレーション ツールの双方向インターフェイスにより、解析結果を逆ラベル付けして、シミュレーションを回路図と PCB に戻します。
同時に、Mentor ソフトウェアのデザイン管理機能を使用することで、デザインの再利用、デザインの導出、共同設計を容易に実現できます。ハイブリッド回路設計プロセスを大幅にスピードアップします。携帯電話の基板は典型的な混合回路設計であり、多くの大手携帯電話設計メーカーは、Mentor plus Angelon の eesoft を設計プラットフォームとして使用しています。
59. Mentorの製品構成は何ですか?
Mentor Graphics の PCB ツールには、WG (旧 veribest) シリーズと Enterprise (boardstation) シリーズがあります。
60. Mentor の PCB 設計ソフトウェアは、BGA、PGA、COB、およびその他のパッケージをどのようにサポートしていますか?
Veribest の買収に基づいて開発された Mentor のオートアクティブ RE は、業界初のグリッドレスの任意の角度のルーターです。周知のとおり、ボール グリッド アレイの場合、COB デバイス、グリッドレス、および任意の角度のルーターが配線速度を解決する鍵となります。最新のAutoactive REでは、ビアのプッシュ、銅箔、REROUTEなどの機能が追加され、より使いやすくなりました。さらに、信号配線や遅延時間要件を伴う差動ペア配線などの高速配線もサポートします。
61. Mentor の PCB 設計ソフトウェアは差動ラインペアをどのように処理しますか?
Mentor ソフトウェアが差動ペアのプロパティを定義した後、2 つの差動ペアを一緒に配線することができ、差動ペアの線幅、間隔、長さは厳密に保証されます。障害物に遭遇した際に自動で分離したり、レイヤー変更時に経由方法を選択したりできます。
62. 12 層 PCB ボードには、2.2v、3.3v、5v の 3 つの電源層があり、3 つの電源のそれぞれが 1 つの層上にあります。アース線の処理はどうすればいいですか？
一般的に、3 つの電源はそれぞれ 3 階に配置されるため、信号品質が向上します。信号がプレーン層間で分割される可能性は低いためです。クロスセグメンテーションは信号品質に影響を与える重要な要素ですが、一般にシミュレーション ソフトウェアでは無視されます。電源プレーンとグランド プレーンの場合、高周波信号に相当します。実際には、信号品質の考慮に加えて、電源プレーンの結合 (隣接するグランド プレーンを使用して電源プレーンの AC インピーダンスを低減する)、および積層の対称性もすべて考慮する必要がある要素です。
63. PCB が工場出荷時に設計プロセスの要件を満たしているかどうかを確認するにはどうすればよいですか?
多くの PCB メーカーは、PCB 処理が完了する前に電源投入時のネットワーク導通テストを実施して、すべての接続が正しいことを確認する必要があります。同時に、エッチングや積層時の欠陥をチェックするために X 線検査を使用するメーカーも増えています。
パッチ処理後の完成基板については、一般的に ICT テスト検査が使用されます。これには、PCB 設計中に ICT テストポイントを追加する必要があります。問題があった場合には、専用のX線検査装置を用いて、加工によるものかを除外することも可能です。
64.「機構の保護」は筐体の保護ですか?
はい。ケーシングはできるだけ密閉し、導電性材料の使用を減らすかまったく使用せず、できるだけ接地する必要があります。
65. チップを選択する際にチップ自体のesd問題を考慮する必要はありますか？
2層基板であっても多層基板であっても、できるだけグランドの面積を増やす必要があります。チップを選択するときは、チップ自体の ESD 特性を考慮する必要があります。これらは通常、チップの説明に記載されており、メーカーが異なると同じチップでも性能が異なります。
設計にもっと注意を払い、より総合的に検討することで、回路基板の性能はある程度保証されます。しかし、ESD の問題は依然として発生する可能性があるため、ESD を保護するには組織の保護も非常に重要です。
66. PCBボードを作成するとき、干渉を減らすために、アース線は閉じた形状を形成する必要がありますか?
PCB 基板を作成する場合、一般的に、干渉を減らすためにループの面積を減らす必要があります。アース線を敷設するときは、閉じた形ではなく、樹枝状に敷設する必要があります。地球の面積。
67. エミュレータが 1 つの電源を使用し、PCB ボードが 1 つの電源を使用する場合、2 つの電源のグランドを一緒に接続する必要がありますか?
電源間の干渉が起こりにくいため、別個の電源を使用できれば良いのですが、ほとんどの機器には特定の要件があります。エミュレータと PCB ボードは 2 つの電源を使用するため、同じグランドを共有する必要はないと思います。
68. 回路は複数の PCB ボードで構成されます。彼らは地面を共有すべきでしょうか？
回路は複数の PCB で構成されますが、1 つの回路で複数の電源を使用するのは現実的ではないため、そのほとんどは共通のグランドを必要とします。ただし、特定の条件がある場合は、別の電源を使用できます。もちろん、干渉は小さくなります。
69. LCD と金属シェルを備えたハンドヘルド製品を設計します。ESD をテストする場合、ICE-1000-4-2 のテストに合格することはできません。CONTACT は 1100V のみ、AIR は 6000V に合格できます。ESD 結合テストでは、水平方向は 3000V までしか通過できず、垂直方向は 4000V まで通過できます。CPU周波数は33MHZです。ESDテストに合格する方法はありますか?
ハンドヘルド製品は金属筐体であるため、ESD の問題はより顕著になるはずであり、LCD ではさらに有害な現象が発生する可能性があります。既存の金属材料を変更する方法がない場合は、機構内に抗電材料を追加して PCB の接地を強化し、同時に LCD を接地する方法を見つけることをお勧めします。もちろん、操作方法は特定の状況によって異なります。
70. DSP と PLD を含むシステムを設計する場合、ESD はどのような側面を考慮する必要がありますか?
システム全体としては、人体に直接触れる部分を中心に考え、回路や機構に適切な保護を行う必要があります。ESD がシステムにどの程度の影響を与えるかについては、さまざまな状況によって異なります。
投稿日時: 2023 年 3 月 19 日